cmos电路中悬空是什么状态

　　cmos电路中悬空是接高电平状态。

　　高电平，指的是与低电平相对的高电压，是电工程上的一种说法。在逻辑电平中，保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于输入高电压时，则认为输入电平为高电平。

cmos电路中悬空是什么状态相关文章：

★ plc中 01是什么意思

★ 足球比赛中红牌是什么意思

★ 污水处理中ss是什么意思

★ 射极跟随电路的特性是什么

★ 三相交流电路中中点是什么意思

★ 防误闭锁管理中开锁是什么

★ 电路中w是什么意思

★ 水在真空中是什么状态

★ 电路中ALM是什么意思

★ 数学中hl是什么意思